去年在张江一家fab里，我看着那台浸没式光刻机发呆。一亿多欧元的东西，就这么安静地躺在超净间里，吐着一片片价值连城的晶圆。旁边的工程师拍了拍我肩膀：“别看了，越看越觉得自己穷。” 我苦笑——可不是嘛，这行业烧钱速度堪比火箭，可一旦陷进去，就别想出来了。

从沙子到芯片，中间隔了无数个坑

集成电路的起点是沙子，这谁都知道。但提纯到99.9999%的硅？只是开胃菜。接着拉单晶、切片、抛光……每一步都像在走钢丝。稍微抖一下，整批片子报废。记得有一次，因为抛光液里混进一颗0.1微米的颗粒，整批wafer全花了。老板的脸绿了好几天。

光刻才是真正的修罗场。嗯，光刻。光源从汞灯到深紫外，再到极紫外，波长越弄越短，技术难度指数级爆炸。现在搞EUV，那个锡滴发生器每秒得打几万次，等离子体温度堪比太阳表面。你说难不难？反正ASML一家独大，我们想买还得看人脸色。

极紫外光刻EUV内部光学系统

蚀刻也不省心。干法刻蚀，等离子体轰击晶圆，分寸拿捏不准，侧壁就歪了。更别说沉积、离子注入、CMP……整套流程下来，一片芯片要经历上千道工序，每道工序的良率都得逼近99.9%，否则一颗die出来就是个废品。

设计端的疯狂与救赎

制造这么难，设计就好混了？才怪。我认识一哥们，做数字IC设计的，去年为了赶tape-out，连续加班三个月。他自嘲：“我们这行，头发越来越少，bug越抓越多。” 最要命的是，现在芯片规模动不动几百亿晶体管，靠人手画版图？那是上世纪的事儿了。

EDA工具成了救命稻草，可Synopsys、Cadence那些软件，一套授权费够买一套房。而且有些高级功能，人家还不卖给你。这就是现实。不过话说回来，AI开始渗透进设计了，用强化学习自动布局布线，省了不知多少人工。谷歌那块TPU，不就用AI优化过？以后怕是连架构设计都要让位给算法了。

集成电路设计工程师工作站多屏幕EDA

封装与测试：最后的堡垒

封装与测试：最后的堡垒

很多人以为封装没啥技术含量，不就是给芯片加个壳吗？大错特错。先进封装现在火得一塌糊涂，什么2.5D、3D、Chiplet……简直是逼着把几颗不同工艺的die塞进一个package里，互连密度高得离谱。台积电的CoWoS，英特尔的EMIB，都是烧钱烧出来的。

测试也够呛。几百个引脚，高速信号完整性要保证，还得测功耗、测温度、测寿命……一台好的ATE测试机，价格直逼光刻机配件。而且有些射频芯片，测试环境稍微差一点，结果就飘了。我们有次测一颗毫米波IC，因为探针台振动超标，折腾了一整周才发现问题。💡 教训：别在省钱的地方省钱，尤其是屏蔽箱和减震台。

灵魂拷问：我们到底卡在哪

灵魂拷问：我们到底卡在哪

问：为什么国内能做14nm，但7nm就迟迟突破不了？

答：14nm用DUV加上多重曝光还能勉强做，到了7nm，需要EUV光刻机，或者用DUV做超过四次的曝光，成本和良率根本控制不住。而且不只光刻机，光刻胶、高纯度化学品、大硅片这些配套材料，同样存在短板。这不是一个环节的问题，是全产业链的差距。别听某些自媒体瞎吹，什么“弯道超车”，芯片这玩意儿，弯道只能翻车。

问：那现在搞Chiplet，能不能绕开先进制程？

答：一定程度上可以。Chiplet把大芯片拆成多个小芯片，有些模块用成熟制程就行，然后通过先进封装合体。但问题是，超高密度互连和封装技术本身也是尖端玩意儿，而且需要统一的标准（比如UCIe）。我们现在封装水平不差，但有些关键设备还是进口的。所以只能说缓解，不能根治。

几点不成熟的小建议

几点不成熟的小建议

集成电路这行，急是急不来的。一方面要持续砸钱搞研发，另一方面得从基础材料、精密机械抓起。别只盯着明星项目，那些做抛光液、做靶材的公司，同样需要扶持。另外，EDA工具国产化必须加速，否则永远被人掐脖子。

最后，给新入行的年轻人一个忠告：如果你只想赚快钱，趁早离开。这行业需要十年甚至更久的沉淀，但一旦你真正整明白一颗芯片从无到有，那种成就感——💡——比任何事都爽。真的。